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一种处理器内核结构
摘要文本
本发明提供一种处理器内核结构，包括：数据总线组、至少一个累加器、以及逻辑运算单元；每个所述累加器均包括至少两个第一通用寄存器，每一所述第一通用寄存器的位数相同；所述累加器经由所述数据总线组连接至所述逻辑运算单元的输入端；其中，所述数据总线组包括多个第一数据总线，所述第一数据总线的数量与每个所述累加器中的所述第一通用寄存器的数量相等，每个所述第一数据总线的位数与所述第一通用寄存器的位数相同，所述累加器中的每个所述第一通用寄存器连接至对应的所述第一数据总线。本发明中的处理器内核结构的效率更高。。来自：马 克 团 队
申请人信息
- 申请人:上海芯旺微电子技术股份有限公司
- 申请人地址:201203 上海市浦东新区张江高科技园区科苑路201号5楼A区
- 发明人: 上海芯旺微电子技术股份有限公司
专利详细信息
| 项目 | 内容 |
|---|---|
| 专利名称 | 一种处理器内核结构 |
| 专利类型 | 发明授权 |
| 申请号 | CN201710189831.1 |
| 申请日 | 2017年3月27日 |
| 公告号 | CN108664272B |
| 公开日 | 2024年1月30日 |
| IPC主分类号 | G06F9/305 |
| 权利人 | 上海芯旺微电子技术股份有限公司 |
| 发明人 | 丁晓兵; 朱少华; 丁丁 |
| 地址 | 上海市浦东新区张江高科技园区科苑路201号5楼A区 |
专利主权项内容
1.一种处理器内核结构，其特征在于，包括：数据总线组、至少一个累加器、以及逻辑运算单元；每个所述累加器均包括至少两个第一通用寄存器，每一所述第一通用寄存器的位数相同；所述累加器经由所述数据总线组连接至所述逻辑运算单元的输入端；其中，所述数据总线组包括多个第一数据总线，所述第一数据总线的数量与每个所述累加器中的所述第一通用寄存器的数量相等，每个所述第一数据总线的位数与所述第一通用寄存器的位数相同，所述累加器中的每个所述第一通用寄存器连接至对应的所述第一数据总线。 关注公众号马克数据网