一种Pipeline SAR-ADC系统

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1.一种Pipeline SAR-ADC系统，其特征在于，包括逐次逼近型模数转换模块、信号放大电路和寄存器，所述逐次逼近型模数转换模块的数量为N块，N为大于或等于2的正整数，N块所述的逐次逼近型模数转换模块顺次连接形成N阶，每块逐次逼近型模数转换模块的阶数与其在所有逐次逼近型模数转换模块中输入信号的次序对应，每块逐次逼近型模数转换模块的数字输出端均与寄存器的输入端连接；任意相邻两块逐次逼近型模数转换模块之间的线路上均设有信号放大电路；其中，逐次逼近型模数转换模块，用于将输入其内的模拟信号转换成数字信号，并发送至寄存器；寄存器，用于接收逐次逼近型模数转换模块输出的数字信号，并将N阶逐次逼近型模数转换模块输出的数字信号组合成流水线形式输出；模拟输入信号V进入第一阶逐次逼近型模数转换模块，通过第一阶逐次逼近型模数转换模块把模拟信号转成N位数字信号D储存至寄存器；第一阶逐次逼近型模数转换模块输出的残余电压V经信号放大电路放大成电压V，电压V经第二阶逐次逼近型模数转换模块把模拟信号转成N位数字信号D储存至寄存器，第二阶逐次逼近型模数转换模块输出的残余电压V经信号放大电路放大成电压V，以此类推，第N阶逐次逼近型模数转换模块把模拟信号转成N位数字信号D储存至寄存器；寄存器将N阶逐次逼近型模数转换模块输出的数字信号组合以Pipeline形式输出数字信号D，D共N+N+…+N)位；in11o1i2i222o2i3nnoutout12n所述逐次逼近型模数转换模块包括采样开关、电容阵列、比较器、逻辑控制模块及输出缓冲模块，所述采样开关和电容阵列的数量均为两个，两个所述的采样开关与两个电容阵列的输入端一一对应连接，两个所述的电容阵列的输出端分别连接比较器的同相输入端和反相输入端；所述比较器的输出端与逻辑控制模块的输入端连接，所述逻辑控制模块的数字控制输出端与电容阵列的数字位控制输入端连接，逻辑控制模块的输出端与输出缓冲模块的输入端连接；电容阵列设有IN、OUT、G、H、L及C引脚，逻辑控制模块设有IN、OUT、CLK、C及C引脚；两个所述的采样开关分别为采样开关SAMP和采样开关SAMP；1-N1(1-N)2(1-N)12两个电容阵列的H端输入参考高电压V，两个电容阵列的L端输入参考低电压V，两个电容阵列的G端输入地电压GND，逻辑控制模块的CLK时钟输入端输入时钟Clock信号；在采样阶段时，采样开关SAMP、采样开关SAMP闭合，差分式正端输入电压V通过采样开关SAMP形成V进入一个电容阵列，负端输入电压V通过采样开关SAMP形成V进入另一个电容阵列；在比较阶段时，采样开关SAMP、采样开关SAMP断开，比较器CMP比较两个电容阵列输出电压V和V之间的大小, 从而确定比较器CMP的输出逻辑D输入至逻辑控制模块；根据输出电压值输入到逻辑控制模块的IN输入端，逻辑控制模块从C输出相应数字位置的控制信号至一个电容阵列的控制端口C，以及从C输出相应数字位置的控制信号至另一个电容阵列的控制端口C，进而消除两个电容阵列对应该数字位置内部储存的电荷，同时也记下该数字位置的相应数字数据；完成一次比较程序后，逻辑控制模块以同样的方式逐次循环地消除电容阵列内部储存的电荷，来完成全部数字位置的输出数据，最后以pipeline的形式输出最终数字数据D。refHrefL12ip(t)1ip(z)in(t)2in(z)12pncmp1(1-N)1-N2(1-N)1-Nout