一种时钟产生电路

专利主权项内容

1.一种时钟产生电路，其特征在于，包括驱动电路、交叉耦合电路和输出模块，其中，所述驱动电路包括：第一反相器，所述第一反相器的输入端接收时钟输入信号，所述第一反相器的输出端与所述输出模块的控制端相连；第二反相器，所述第二反相器的输出端与所述交叉耦合电路的第一控制端相连；延迟模块，所述延迟模块的输入端分别与所述第一反相器的输出端和所述输出模块的控制端相连，所述延迟模块的输出端分别与所述交叉耦合电路的第二控制端和所述第二反相器的输入端相连，所述延迟模块用于对所述第一反相器的输出信号进行延迟；所述交叉耦合电路包括：第一NMOS管，所述第一NMOS管的漏端和栅端分别与电源相连；第二NMOS管，所述第二NMOS管的漏端与所述电源相连，所述第二NMOS管的源端与所述第一NMOS管的源端相连；第三NMOS管，所述第三NMOS管的漏端和栅端分别与所述电源相连；第四NMOS管，所述第四NMOS管的漏端与所述电源相连，所述第四NMOS管的源端与所述第三NMOS管的源端相连；第一电容，所述第一电容的一端分别与所述第一NMOS管的源端、所述第二NMOS管的源端和所述第四NMOS管的栅端相连，所述第一电容的另一端作为所述交叉耦合电路的第二控制端；第二电容，所述第二电容的一端分别与所述第三NMOS管的源端、所述第四NMOS管的源端和所述第二NMOS管的栅端相连，所述第二电容的一端作为所述交叉耦合电路的输出端，所述第二电容的另一端作为所述交叉耦合电路的第一控制端；所述输出模块包括：PMOS管，所述PMOS管的栅端与所述第一反相器的输出端相连，所述PMOS管的漏端与所述交叉耦合电路的输出端相连；第五NMOS管，所述第五NMOS管的栅端分别与所述PMOS管的栅端和所述第一反相器的输出端相连，所述第五NMOS管的漏端与所述PMOS管的源端相连，所述第五NMOS管的源端接地；第三电容，所述第三电容的一端分别与所述第五NMOS管的漏端和所述PMOS管的源端相连，所述第三电容的另一端接地，所述第三电容的一端作为所述时钟产生电路的输出端。