一种多光子符合计数方法及装置

专利主权项内容

1.一种多光子符合计数装置，其特征在于，包括：输入处理模块、时间标记模块、数据缓存模块、事件符合模块、结果处理模块与控制模块；其中：所述输入处理模块，用于完成所有输入通道上预处理操作，其输出脉冲连接到所述时间标记模块；所述时间标记模块，用于对每个输入通道的脉冲上升沿到达时刻与特定参考时刻的差分别进行测量，得到数字化的时间标记数据，并将其传输至所述数据缓存模块的相应通道；所述数据缓存模块，用于对来自各通道上的时间标记数据进行缓存；所述事件符合模块，用于为每个通道定义相对于参考时刻的一个或者多个时间窗，并将来自所述数据缓存模块的时间标记数据通过数字窗口比较器与这些时间窗口分别进行比较，从而得到相对于同一参考时刻的各个通道的各个时间窗里是否有脉冲沿出现的结果，也即符合结果；将符合结果以所需的规则进行编码以唯一地识别每种符合结果，然后把编码后的符合结果交给所述结果处理模块进行处理；所述结果处理模块，用于对每一个参考时刻下的符合结果进行筛选，并将结果传给所述控制模块；所述控制模块，用于对结所述果处理模块筛选出来的符合结果进行存储和离线分析；所述时间标记模块中的时间测量功能采用基于多相时钟TDC方案实现，或者采用高速串并转换器实现；若采用基于多相时钟TDC方案，则其包含与输入处理模块通道数相同数量的N个多相时钟TDC以及一个锁相环；所述锁相环用于将周期性标记信号进行若干倍频，得到高频的多相时钟，每一多相时钟TDC在该多相时钟的作用下，对输入信号的上升沿到达时刻与特定参考时刻的差分别进行测量，得到数字化的时间标记数据；所述参考时刻为周期性标记信号或者某个固定的时刻，测量时要求死时间要小于设定标准，且不能漏掉连续到达的有用脉冲；所述数据缓存模块包括N个FIFO模块，所述事件符合模块包括N个数字窗口比较器；也即，所述多相时钟TDC、所述FIFO模块、所述数字窗口比较器的数量都与通道数一致，即每个通道之间是独立的，能够实现并行处理；所述输入处理模块中的预处理操作包括：延迟调节、脉宽调整、毛刺去除、极性控制与通道使能操作；所述输入处理模块由一块或者多块子电路板实现，所述时间标记模块、所述数据缓存模块、所述事件符合模块及所述结果处理模块都由一块主控电路板上的FPGA的片内资源实现；实现输入处理模块的一块或者多块子电路板直接插在所述主控电路板上或者通过背板与所述主控电路板连接在一起；若输入处理模块由多块子电路板实现，则多块子电路板和主控电路板之间的信号连接采用星形结构；所述控制模块采用嵌入式处理单元或者PC实现，与所述主控电路板能够进行高速数据通信。所述结果处理模块包括：数据多路器、第一计数控制模块、第一双口RAM、第一筛选器、第二筛选器、第二计数控制模块、第二双口RAM、WISHBONE总线和传输控制模块；其中：所述数据多路器，用于将数据缓存模块输出的N个通道的时间标记数据选择其中感兴趣的一个通道送给所述第一计数控制模块；所述第一计数控制模块以得到的时间标记数据为地址，读出所述第一双口RAM上的值并加1以后写回所述第一双口RAM原地址；所述第一双口RAM以时间标记数据为索引保存该时间标记数据出现的次数，用于分析和监视选定通道脉冲到达时间的分布，且在开始时，所述第一双口RAM的内容被清零；所述第一筛选器，用于对所述事件符合模块输出的符合结果按照特定条件进行筛选，并存储；所述第二筛选器，用于对所述事件符合模块输出的符合结果按照特定条件进行筛选，得到用于实时监视的结果；所述第二计数控制模块以所述第二筛选器的筛选结果为地址，读出所述第二双口RAM上的值并加1以后写回所述第二双口RAM原地址；所述第二双口RAM以所述第二筛选器的筛选结果为索引保存该筛选结果出现的次数，用于对选定的几种符合种类的符合结果进行实时的计数统计，且在开始时，所述第二双口RAM的内容被清零；所述WISHBONE总线将所述传输控制模块和所述第一双口RAM、所述第二双口RAM以及所述第一筛选器连接起来，使得所述传输控制模块能够直接读取这三个模块的数据；所述传输控制模块，用于控制FPGA外部的传输接口，将结果处理模块的输出送给所述控制模块；所述控制模块具有扫描、监视和数据采集三种运行模式，分别使传输控制模块对应读取所述第一双口RAM、所述第二双口RAM和所述第一筛选器的数据；在扫描模式下，控制所述结果处理模块的数据多路器依次选择每个通道，在每个通道停留一定的时间，然后通过读取结果处理模块的第一双口RAM内容以得到相应通道上的脉冲到达时间的分布情况，根据分析峰值情况得到相应通道的时间窗的设定值；在监视模式下，控制所述结果处理模块的第二筛选器选择想要监视的符合种类，然后通过读取第二双口RAM的内容得到所需监视的符合种类的分布情况；在数据采集模式下，读取所述第一筛选器的结果进行分析和保存。。