一种具有超低失调的灵敏放大器电路

专利主权项内容

1.一种具有超低失调的灵敏放大器电路，其特征在于，包括：六个NMOS晶体管，依次记为N1～N6；十三个PMOS晶体管，依次记为P1～P13；四个电容，依次记为C1～C4；三个反相器，依次记为I1～I3；以及一个缓冲器，记为B1；其中：位线BL与PMOS晶体管P6和P9的源极相连，位线BLB与PMOS晶体管P5和P10的源极相连，PMOS晶体管P9的漏极与电容C1的上端相连，PMOS晶体管P5和P6的漏极与电容C1的下端相连，PMOS晶体管P10的漏极与电容C2的上端相连，PMOS晶体管P7和P8的漏极与电容C2的下端相连，PMOS晶体管P5，P8，P9及P10的栅极与使能信号SAE相连，PMOS晶体管P6和P7的栅极与使能信号SAE的反向信号SAEB相连；PMOS晶体管P11的源极与电容C1的上端连接，PMOS晶体管P12的源极与电容C2的上端连接；PMOS晶体管P11及P12的栅极与使能信号SAE的延迟信号SL相连；PMOS晶体管P11的漏极与输出节点OUT相连，PMOS晶体管P12的漏极与输出节点OUTB相连，PMOS晶体管P1的漏极与输出节点OUT相连，源极与电源VDD相连，栅极与NMOS晶体管N2的漏极相连；PMOS晶体管P3的源极与电源VDD相连，栅极与预充信号PRE相连，源极与NMOS晶体管N1的漏极相连；PMOS晶体管P2的漏极与输入节点OUTB相连，源极与电源VDD相连，栅极与NMOS晶体管N1的漏极相连；PMOS晶体管P4的源极与电源VDD相连，栅极与预充信号PRE相连，源极与NMOS晶体管N2的漏极相连；NMOS晶体管N1的漏极与输出节点OUT相连，栅极与PMOS晶体管P1的栅极相连，源极与NMOS晶体管N6的漏极相连；NMOS晶体管N2的漏极与输出节点OUTB相连，栅极与PMOS晶体管P2的栅极相连，源极与NMOS晶体管N6的源极相连；NMOS晶体管N6的漏极与电容C3的上端相连，源极与电容C4的上端相连，栅极与反相器I3的输出端；NMOS晶体管N3的漏极与电容C3的上端相连，源极与GND相连，栅极与反相器I1的输出端相连；NMOS晶体管N4的漏极与电容C4的上端相连，源极与GND相连，栅极与反相器I2的输出端相连；反相器I3的输入端与缓冲器B1的输出端相连，缓冲器B1的输入端与NMOS晶体管N5的漏极相连，反相器I1的输入端与反相器I2的输入端相连，反相器I2的输入端与缓冲器B1的输出端相连，反相器I1的电源端与位线BLB相连，反相器I2的电源端与位线BL相连；NMOS晶体管N5的源极与GND相连，栅极与使能信号SAE的延迟信号SL相连；电容C3的下端与电容C4的下端相连；PMOS晶体管P13的漏极与电容C3的下端相连，源极与VDD相连，栅极与预充信号PRE相连；所述NMOS晶体管N1和PMOS晶体管P1构成一个反相器结构，NMOS晶体管N2和PMOS晶体管P2构成另一个反相器结构，这两个反相器结构形成交叉耦合结构；在预充阶段，PRE信号为低电平，SAE信号为低电平，PMOS晶体管P3，P4和P13导通，存储节点OUT和OUTB都被预充到高电平，电容C3和C4的下端也预充到高电平；当预充阶段结束位线处于放电阶段时，PRE信号为高电平，SAE信号为低电平，PMOS晶体管P3，P4和P13截止，电路停止预充，PMOS晶体管P9，P5，P10和P8均导通，电容C1的上端与位线BL相连，电容C1的下端与位线BLB相连，电容C2的上端与位线BLB相连，电容C2的下端与位线BL相连；当位线放电阶段结束SA处于工作阶段时，PRE信号为高电平，SAE信号为高电平，首先使能信号SAE的延迟SL为低电平，PMOS晶体管P11和P12导通，NMOS晶体管N5截止，PMOS晶体管P9，P5，P10和P8均截止，使能信号SAE的反向SAEB信号为高电平，PMOS晶体管P6和P7导通，电容C1下端与BL相连，电容C2下端与BLB相连，电容C1和C2的上端即实现了电压差的放大，随后使能信号SAE的延迟信号SL通过一定时间的延迟之后，使能信号SAE的延迟信号SL为高电平，PMOS晶体管P11和P12截止，NMOS晶体管N5导通。