一种辐射加固的高性能DICE锁存器
摘要文本
本发明公开了一种辐射加固的高性能DICE锁存器，在传统DICE锁存器基础上增加4个PMOS晶体管，利用源隔离技术来提高锁存器的抗多节点翻转的能力。相比MDICE锁存器结构，面积、延迟和功耗都有减少，尤其存储‘1’时延迟有很大地减小。相比其他加固结构，辐射加固的高性能DICE锁存器在提高抗多节点翻转能力的同时，对面积、延迟和功耗进行了一定的折中。
申请人信息
- 申请人:安徽大学
- 申请人地址:230601 安徽省合肥市经济开发区九龙路111号
- 发明人: 安徽大学
专利详细信息
| 项目 | 内容 |
|---|---|
| 专利名称 | 一种辐射加固的高性能DICE锁存器 |
| 专利类型 | 发明授权 |
| 申请号 | CN201810299290.2 |
| 申请日 | 2018/4/4 |
| 公告号 | CN108259033B |
| 公开日 | 2024/1/30 |
| IPC主分类号 | H03K19/003 |
| 权利人 | 安徽大学 |
| 发明人 | 彭春雨; 黄家提; 孔令雨; 赵强; 吴秀龙; 蔺智挺; 高珊; 陈军宁 |
| 地址 | 安徽省合肥市经济技术开发区九龙路111号 |
专利主权项内容
1.一种辐射加固的高性能DICE锁存器，其特征在于，包括：六个NMOS晶体管和十个PMOS晶体管；六个NMOS晶体管依次记为N1～N4以及NC1～NC2；十个PMOS晶体管依次即为P1～P8以及PC1～PC2；其中，PMOS晶体管P5、P6、P7及P8分别对应的将P1、P2、P3及P4与VDD隔离开；其中：VDD和PMOS晶体管P5、P6、P7及P8的源极电连接；PMOS晶体管P5的漏极与PMOS晶体管P1的源极电连接；PMOS晶体管P6的漏极与PMOS晶体管P2的源极电连接；PMOS晶体管P7的漏极与PMOS晶体管P3的源极电连接；PMOS晶体管P8的漏极与PMOS晶体管P4的源极电连接；PMOS晶体管P1的漏极，与NMOS晶体管N1的漏极，以及PMOS晶体管P2、P6及NMOS晶体管N4的栅极电连接；PMOS晶体管P2的漏极与PMOS晶体管PC1的源极电连接；PMOS晶体管PC1的漏极，与NMOS晶体管NC1的漏极，以及PMOS晶体管P3、P7及NMOS晶体管N1的栅极电连接；PMOS晶体管P3的漏极，与NMOS晶体管N3的漏极，以及PMOS晶体管P4、P8及NMOS晶体管N2的栅极电连接；PMOS晶体管P4的漏极与PMOS晶体管PC2的源极电连接；PMOS晶体管PC2的漏极，与NMOS晶体管NC2的漏极，以及PMOS晶体管P1、P5及NMOS晶体管N3的栅极电连接；NMOS晶体管NC1的源极与NMOS晶体管N2的漏极电连接；NMOS晶体管NC2的源极与NMOS晶体管N4的漏极电连接；NMOS晶体管N1、N2、N3及N4的源极与GND电连接；控制信号CLK通过反相器Inv1产生信号CLKN，信号CLKN连接PMOS晶体管PC1与PC2的栅极，控制信号CLK连接NMOS晶体管NC1与NC2晶体管的栅极；反相器Inv2连接在PMOS晶体管P3的漏极与NMOS晶体管N3的漏极之间的节点n3，以及端口Q2之间。