一种基于BCH编码的快速ECC纠错电路
摘要文本
本发明公开了一种基于BCH编码的快速ECC纠错电路，包括：encode模块、decode模块，其中decode模块由syndrome模块、BMA模块、chien模块串联组成。本发明采用缩短的系统BCH编码，给出了具体的BCH码参数选择方法、编码电路和解码电路的实现原理以及具体的电路计算框图。本发明给出的组合电路进行了实现算法和电路结构上的优化，去除了冗余的中间数据，需要的逻辑门数量少，组合延时合理，相比于时序电路实现的多周期运算，本发明只需要一个时钟周期就能完成，能够简化ECC内存的结构。
申请人信息
- 申请人:浙江大学
- 申请人地址:310058 浙江省杭州市西湖区余杭塘路866号
- 发明人: 浙江大学
专利详细信息
| 项目 | 内容 |
|---|---|
| 专利名称 | 一种基于BCH编码的快速ECC纠错电路 |
| 专利类型 | 发明申请 |
| 申请号 | CN202311653797.0 |
| 申请日 | 2023/12/5 |
| 公告号 | CN117632577A |
| 公开日 | 2024/3/1 |
| IPC主分类号 | G06F11/10 |
| 权利人 | 浙江大学 |
| 发明人 | 黄科杰; 白宇单; 沈海斌 |
| 地址 | 浙江省杭州市西湖区余杭塘路866号 |
专利主权项内容
1.一种基于BCH编码的快速ECC纠错电路，其特征在于，包括：编码模块、解码模块，其中，解码模块由伴随式计算模块、错误位置多项式求解模块、钱搜索模块串联组成；所述编码模块对外部的输入数据ecc_enc_data进行BCH编码，输出BCH编码的校验位ecc_bit_enc；所述外部的输入数据ecc_enc_data与所述BCH编码的校验位ecc_bit_enc拼接在一起，写入ECC内存中；当外部需要读取ECC内存时，ECC内存将待纠错的原数据ecc_dec_in和数据校验位ecc_bit_data输入解码模块；待纠错的原数据ecc_dec_in和数据校验位ecc_bit_data顺序经过解码模块中的伴随式计算模块、错误位置多项式求解模块和钱搜索模块，得到BCH解码的数据和解码是否正确的标志位；所述伴随式计算模块将待纠错的原数据ecc_dec_in和数据校验位ecc_bit_data由左至右顺次拼接组成完整的接收数据，设完整的接收数据对应的多项式为recd(x)，所述完整的接收数据的每一位作为多项式recd(x)的对应项的系数；伴随式计算模块利用完整的接收数据对应的多项式recd(x)计算t个伴随式S，i＝1，3，5，...，2t-1，t表示目标可纠正的错误数量，并将t个伴随式S传输给所述错误位置多项式求解模块；所述错误位置多项式求解模块输出错误位置多项式和预评估的错误数量给钱搜索模块；所述钱搜索模块输出BCH解码的数据和解码是否正确的标志位。ii