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基于FPGA实现卷积神经网络的软硬件协同加速方法
摘要文本
本发明公开了一种基于FPGA实现卷积神经网络的软硬件协同加速方法，该方法包括：选取卷积神经网络和数据集，并对卷积神经网络进行训练和量化；将量化模型根据所将权重和参数保存为二进制的机器语言文件。根据保存的数据生成硬件电路，使用卷积并行优化、矩阵划分、循环展开和访存流水化实现软硬件加速协同；对实现软硬件协同优化的数据重新生成硬件IP，根据硬件IP完成硬件设置、约束与布线。本发明采用的软硬件协同优化策略实现了算子级优化，能高效地使用已设计好的卷积模块；采用一整套神经网络量化与模型压缩方案，保证模型的实际部署效果且本发明具有多FPGA平台通用性。
申请人信息
- 申请人:浙江大学
- 申请人地址:310058 浙江省杭州市西湖区余杭塘路866号
- 发明人: 浙江大学
专利详细信息
| 项目 | 内容 |
|---|---|
| 专利名称 | 基于FPGA实现卷积神经网络的软硬件协同加速方法 |
| 专利类型 | 发明申请 |
| 申请号 | CN202311624785.5 |
| 申请日 | 2023/11/30 |
| 公告号 | CN117610626A |
| 公开日 | 2024/2/27 |
| IPC主分类号 | G06N3/063 |
| 权利人 | 浙江大学 |
| 发明人 | 孟文超; 刘宏森; 龙常青; 王宁; 贺诗波; 顾超杰; 杨秦敏; 陈积明 |
| 地址 | 浙江省杭州市西湖区余杭塘路866号 |
专利主权项内容
1.一种基于FPGA实现卷积神经网络的软硬件协同加速方法，其特征在于，该方法包括：S1、选取卷积神经网络和数据集，并对卷积神经网络进行训练和量化；S2、模型部署：将量化模型根据所将权重和参数保存为二进制的机器语言文件；S3、软硬件协同：根据保存的数据生成硬件电路，根据功能生成网络层IP；采用流水线结构增加并行度；通过矩阵划分指定矩阵的存储方式；通过更改循环体中条件判断指令的占比来提高执行效率；对FPGA从缓存中读取并写入数据的操作过程进行流水化；S4、硬件实施：对实现软硬件协同优化的数据重新生成硬件IP，根据硬件IP完成硬件设置、约束与布线。