← 返回列表
一种降低漏电的CMOS器件及其制备方法
摘要文本
本发明涉及CMOS器件及其制备技术领域，具体提供一种降低漏电的CMOS器件及其制备方法，所述CMOS器件包括半导体衬底，所述半导体衬底上直接设置有缓冲层，所述缓冲层上直接设置有介质层，所述缓冲层是以原子层沉积方法制备得到的铟铌氧化物薄膜，并通过纳米多硫化钙的低温固溶掺杂进一步提高电性均匀度，所述介质层为高k介质层；本发明通过在介质层与半导体衬底之间引入缓冲层，阻碍击穿相的形成发展，提升击穿场强，降低漏电流。 来源：百度搜索
申请人信息
- 申请人:中国科学院长春光学精密机械与物理研究所
- 申请人地址:130033 吉林省长春市经济技术开发区东南湖大路3888号
- 发明人: 中国科学院长春光学精密机械与物理研究所
专利详细信息
| 项目 | 内容 |
|---|---|
| 专利名称 | 一种降低漏电的CMOS器件及其制备方法 |
| 专利类型 | 发明申请 |
| 申请号 | CN202410171444.5 |
| 申请日 | 2024/2/7 |
| 公告号 | CN117727695A |
| 公开日 | 2024/3/19 |
| IPC主分类号 | H01L21/8238 |
| 权利人 | 中国科学院长春光学精密机械与物理研究所 |
| 发明人 | 余毅; 李彦庆; 叶武阳 |
| 地址 | 吉林省长春市经济技术开发区东南湖大路3888号 |
专利主权项内容
1.一种降低漏电的CMOS器件的制备方法，其特征在于，所述CMOS器件包括半导体衬底，所述半导体衬底上直接设置有缓冲层，所述缓冲层上直接设置有介质层，所述制备方法包括以下步骤：S1：沉积通过原子层沉积的方法在所述半导体衬底上沉积铟铌氧化物层，其制备方法是，向原子层沉积系统反应腔体内依次通入铟和铌的金属源前驱体、去离子水以及氧等离子体，每次通入后以高纯氮气清洗，冲掉反应副产物以及残留物；重复上述步骤，完成所述铟铌氧化物层的沉积；S2：热处理在所述铟铌氧化物层表面铺设硼酸与氯化锂的混合纳米粉末，经热处理后冷却至室温，再洗去多余原料；其中，所述硼酸与所述氯化锂的质量比例为(2-2.4)：1；所述热处理的温度在500-520℃，保温热处理时间在0.5-1h；S3：掺杂在步骤S2制得的所述铟铌氧化物层表面铺设纳米多硫化钙，再以4A型分子筛覆盖，在氩气气氛下升温至400-460℃并保温0.5-1h，冷却至室温后洗去多余原料；S4：介质层制备在步骤S3制得的衬底表面沉积所述介质层。