半导体结构的制作方法
摘要文本
本公开涉及半导体技术领域，提供一种半导体结构的制作方法，用于解决不同区域的接触插塞需要单独制作的技术问题。该制作方法包括：形成覆盖基底的阻挡层和图案化的第一硬掩模层，第一硬掩模层包括第一开口图案和特征尺寸大于第一开口图案的第二开口图案；在第一硬掩模层中形成间隔层；以形成有间隔层的第一硬掩模层为掩模，刻蚀阻挡层形成第三开口图案；将第三开口图案、第一开口图案和第二开口图案分别转移至第一介质层、第二介质层和第三介质层中，以形成第一接触孔和第二接触孔；在第一接触孔和第二接触孔中分别形成第一接触插塞和第二接触插塞。这样可在第一区域和第二区域同时制作第一接触插塞和第二接触插塞，简化制作工艺。
申请人信息
- 申请人:长鑫新桥存储技术有限公司
- 申请人地址:230601 安徽省合肥市经济技术开发区新淮大道2788号
- 发明人: 长鑫新桥存储技术有限公司
专利详细信息
| 项目 | 内容 |
|---|---|
| 专利名称 | 半导体结构的制作方法 |
| 专利类型 | 发明申请 |
| 申请号 | CN202410026735.5 |
| 申请日 | 2024/1/8 |
| 公告号 | CN117545275A |
| 公开日 | 2024/2/9 |
| IPC主分类号 | H10B12/00 |
| 权利人 | 长鑫新桥存储技术有限公司 |
| 发明人 | 宛伟 |
| 地址 | 安徽省合肥市经济技术开发区新淮大道2788号 |
专利主权项内容
1.一种半导体结构的制作方法，其特征在于，包括：提供基底，所述基底包括位于第一区域的第一叠层和位于第二区域的第二叠层，所述第一叠层包括依次堆叠的第一导电层、第一介质层和第二介质层，所述第二叠层包括依次堆叠的第二导电层和第三介质层，所述第一介质层和所述第二介质层的材料不同，所述第二介质层和所述第三介质层的材料相同，在垂直于所述基底的方向上，所述第一叠层的厚度大于所述第二叠层的厚度；形成覆盖所述基底的阻挡层；在所述阻挡层上形成图案化的第一硬掩模层，所述第一硬掩模层包括第一开口图案和第二开口图案，所述第一开口图案和所述第二开口图案分别暴露所述第一叠层和所述第二叠层上的所述阻挡层，所述第一开口图案的特征尺寸大于所述第二开口图案的特征尺寸；在所述第一硬掩模层中形成间隔层，所述间隔层覆盖所述第一开口图案侧壁并填满所述第二开口图案；以形成有所述间隔层的第一硬掩模层为刻蚀掩模，刻蚀所述第一叠层上的所述阻挡层，以在所述阻挡层中形成第三开口图案；去除所述间隔层，并将所述第三开口图案、所述第一开口图案和所述第二开口图案分别转移至所述第一介质层、所述第二介质层和所述第三介质层中，以在所述第一介质层和所述第二介质层中形成暴露所述第一导电层的第一接触孔，并在所述第三介质层中形成暴露所述第二导电层的第二接触孔；在所述第一接触孔和所述第二接触孔中分别形成第一接触插塞和第二接触插塞，所述第一接触插塞和所述第二接触插塞分别与所述第一导电层和所述第二导电层连接。