实现时钟周期的数字电路及实现四分之一时钟周期的方法

专利主权项内容

1.一种实现时钟周期的数字电路，其特征在于，包括寄存器和可配置的数字DLL，所述寄存器的CK端连接DDR控制器的时钟，所述寄存器的D端连接可配置的数字DLL的输出端；所述可配置的数字DLL的输入端连接DDR控制器的时钟；通过可配置的数字DLL级数的不断增大，延迟DDR控制器的时钟DDR_CLK，当寄存器的CK端采到D端的上升沿，此时可配置的数字DLL的级数就被当作是一个DDR时钟周期的周期级数；CK端采D端的上升沿的判断方式是：在寄存器的Q端输出1，不断增加可配置的数字DL的级数，当寄存器的Q端输出0时停止增加可配置的数字DLL的级数，此时可配置的数字DLL的级数为DDR时钟周期的周期级数；最后，当确定了周期频率，实现四分之一时钟的方式就是用同样的可配置的数字DLL，设置为周期级数的四分之一就可以实现了DDR控制器时钟的四分之一延迟。