在FPGA上仿真IC设计的方法、系统及存储介质

专利主权项内容

1.一种在FPGA上仿真IC设计的方法，包括：S2)将所述IC设计化约为有向图，包括：2.1)将所述多个时序单元化约为多个节点，包括：在每个时序单元上辨识出用户时钟输入端和数据输出端；将由所述用户时钟输入端到数据输出端之间的逻辑通路定义为一个节点；2.2)连接所述多个节点得到有向图；S3)设置所述有向图上的节点，包括：3.1)在所述有向图上的节点插入时钟模型，包括：3.1.1)将所述有向图上的至少一个节点被标识为A组和至少另一个节点被标识为B组；3.1.2)修改被标识为A组的节点，包括：i)为时钟模型CA设置数据输入端CA、数据输出端CA、用户使能端CA和时钟输入端CA；ii)修改被标识为A组的节点中的节点A，在节点A插入时钟模型CA，包括：将节点A的数据输入端和数据输出端分别修改为数据输入端CA和数据输出端CA；将节点A的用户时钟输入端修改为用户使能端CA；将主时钟′接入时钟输入端CA，其中：所述主时钟′的频率大于或等于所述主时钟的频率；设置时钟模型CA包括：在主时钟′的每个有效沿对来自数据输入端CA的信号采样，获得在以所述有效沿为起点的一个主时钟′的周期内的采样数据；当用户时钟A第N次发生有效沿时，获得主时钟′在当前周期内的采样数据，向数据输出端CA输出采样数据，直到用户时钟A第N+1次发生有效沿为止；3.1.3)修改被标识为B组的节点，包括：i)为时钟模型CB设置数据输入端CB、数据输出端CB、用户使能端CB和时钟输入端CB；ii)修改被标识为B组的节点中的节点B，在节点B插入时钟模型CB，包括：将节点B的数据输入端和数据输出端分别接入数据输入端CB和数据输出端CB；将节点B的用户时钟输入端接入用户使能端CB；将主时钟′接入时钟输入端CB；设置时钟模型CB包括：当用户时钟B的有效沿发生时且主时钟′的有效沿发生时：对来自数据输入端CB的信号采样，获得在以主时钟′的所述有效沿为起点的一个主时钟′的周期内的采样数据；向数据输出端CB输出所述采样数据；3.2)为主时钟′设置相位偏移。