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一种敏感数据传输总线架构、控制逻辑电路及传输系统

申请号: CN202311719310.4
申请人: 上海国微芯芯半导体有限公司
更新日期: 2026-03-09

专利详细信息

项目 内容
专利名称 一种敏感数据传输总线架构、控制逻辑电路及传输系统
专利类型 发明申请
申请号 CN202311719310.4
申请日 2023/12/13
公告号 CN117633920A
公开日 2024/3/1
IPC主分类号 G06F21/78
权利人 上海国微芯芯半导体有限公司
发明人 邓峰; 潘武聪
地址 上海市浦东新区中国(上海)自由贸易试验区临港新片区秋山路1775弄29、30号2楼02室

摘要文本

上海国微芯芯半导体有限公司获取“一种透气窗帘布”专利技术,本申请提供一种用于芯片内部的敏感数据传输总线架构、控制逻辑电路及传输系统,应用于半导体芯片设计技术领域,其中传输总线架构定义有传输写使能信号接口、地址数据信号接口、敏感数据信号接口和反馈等待信号接口,因而在分发传输的输入侧和输出侧来看,分发传输只有写使能,不存在读使能,故分发传输只能由前级向后级传输,而不能从后级向前级传输,能够规避敏感数据反向泄漏的可能性,而且基于新总线架构传输,实现片内敏感数据传输的统一性、可扩展性,以及提高了传输安全性。

专利主权项内容

1.一种敏感数据传输总线架构,其特征在于,应用于芯片内的敏数源和敏数端之间的敏感数据传输,所述敏感数据传输总线架构包括:传输写使能信号接口,其中所述传输写使能信号接口用于传输一组敏感数据的一趟分发操作的使能信号,所述传输写使能信号的位宽为R且为独热式有效,R表示敏数端的数量,敏数端为敏感数据的接收端;地址数据信号接口,其中所述地址数据信号接口用于传输所述分发操作对应的操作数据,所述操作数据包括所述敏感数据对应的敏数源的索引编号、敏数端存储空间的寻址信号、以及所述索引编号的第一基准校验值和所述寻址信号的第二基准校验值,所述地址数据信号接口的位宽为n+i+v,其中n为所述寻址信号的位宽;i为所述索引编号的位宽;v为所述第一基准校验值和所述第二基准校验值的位宽;敏感数据信号接口,其中所述敏感数据信号接口用于传输所述分发操作对应预设位宽的敏感数据;反馈等待信号接口,其中所述反馈等待信号接口用于敏数端在未准备好接收所述分发操作对应传输敏感数据时设置忙反馈信号,当所述忙反馈信号有效时,当前粒度的单次传输不被执行,待等到所述忙反馈信号无效时所述单次传输再被执行。