一种具有时钟网络的电路结构及其控制方法

专利主权项内容

1.一种具有时钟网络的电路结构，其特征在于，包括：时钟源，用于输出全局时钟信号；复位源，用于输出全局复位信号；可配置逻辑块，被布置成m列和n行阵列，其中m和n均为大于或等于二的整数；时钟树，被设置成在时钟网络中传递时钟信号的时钟线所组成的网络，所述时钟树被设置成连接所述时钟源与所述可配置逻辑块；复位树，被设置成在时钟网络中传递复位信号的复位线所组成的网络，所述复位树被设置成连接所述复位源与所述可配置逻辑块；分岔点模块，被设置在所述时钟树和所述复位树的分岔点处，分岔点模块与所述可配置逻辑块连接，所述分岔点模块包括：具有专门的输入全局时钟信号、全局复位信号、局部时钟信号、局部复位信号的分岔输入端口，具有输出全局时钟信号或局部时钟信号以及输出全局复位信号或局部复位信号的分岔输出端口，用于接收来自所述可配置逻辑块的控制指令的信号切换控制端口，以及根据所收到的控制指令将所述分岔输入端口的输入在所述分岔输出端口输出的选择单元；分岔点可配置逻辑块，所述分岔点可配置逻辑块被设置成最邻近所述分岔点模块的四个所述可配置逻辑块中的一个，所述分岔点可配置逻辑块被配置为发出用于控制所述分岔点模块的所述选择单元的控制指令；所述控制指令控制所述选择单元将所输入的全局时钟信号与全局复位信号、和/或局部时钟信号与局部复位信号输出为所述全局时钟信号和所述全局复位信号，或者输出为所述局部时钟信号和所述局部复位信号。