一种除法器逻辑电路及实现除法器逻辑电路的方法

专利主权项内容

1.一种除法器逻辑电路，用于求得一被除数X与一除数5的商和余数，其特征在于，包括：加法器、寄存器和移位控制器；n所述移位控制器用于根据输入除数的幂次方n，采用查找表方式分别读取商和余数对应的控制字，根据控制字控制加法器和寄存器完成求商循环和求余数循环，得到求商和余数的结果；所述寄存器包括第一寄存器、第二寄存器、第三寄存器以及Q寄存器和R寄存器；所述第一寄存器用于根据移位控制器的控制信号写入被除数X以及加法器的中间运算结果；所述第二寄存器用于根据移位控制器的控制信号写入被除数X以及对被除数X做左移移位处理，并写入加法器的中间运算结果；所述第三寄存器用于根据移位控制器的控制信号存放乘数为二进制数11的部分积并在运算过程中对其进行移位，以及写入加法器的中间运算结果；所述加法器用于根据移位控制器的控制信号对第一寄存器与第二寄以及第一寄存器与第三寄存器的输出进行移位累加，并将中间运算结果写入寄存器；所述Q寄存器和R寄存器分别用于在求商循环和求余数循环结束时存储求商运算的最终结果以及求余数运算的最终结果；所述根据控制字控制加法器和寄存器完成求商循环和求余数循环，得到求商和余数的结果，包括：移位控制器首先根据商控制字控制加法器和寄存器进行加法和移位操作，求商循环完成之后，将加法运算器运算结果中的高32位作为商写入Q寄存器，低32位扩充为64位后分别写入第一寄存器和第三寄存器；求商循环完成之后，移位控制器根据余数控制字控制加法器和寄存器进行加法和移位操作，求余数循环完成之后，将加法运算器运算结果中的低32位作为余数写入R寄存器；在所述移位控制器采用查找表方式分别读取商和余数对应的控制字之前，还包括根据除数5计算得到商控制字和余数控制字，并存储在控制字RAM中；n根据除数5计算得到商控制字，包括：n将除数5转换成1/5的形式，根据1/5的二进制小数中的1和11的个数和位置确定商控制字的个数以及商控制字中每位二进制数的值；nnn根据除数5计算得到余数控制字，包括：n根据除数5中幂次方n的值确定余数控制字的个数，根据除数5中底数5的值确定余数控制字中每位二进制数的值。nn