一种基于FPGA的高速同步信号相位自适应方法及系统

专利主权项内容

1.一种基于FPGA的高速同步信号相位自适应方法，其特征在于，包括以下步骤：S1、使用FPGA内置的伪码发生器生成伪随机数据，利用伪随机数据的自相关特性来进行接收正确性判断；S2、获取发送时钟的相位为0°的情况下的所有接收相位对应的相关峰值；S2中，在开始进行相位校准时，全程由FPGA进行相应的相位调整控制，CPU将RGMII接口设置为回环模式，即对接收的数据不做修改再发送出去；分别使用随路时钟的两个边沿对数据进行采集，分别标注为 bit_p 和 bit_n，bit_p为上升沿采集和 bit_n为下降沿采集，分别将采集的数据组成两路数据，一路数据为 bit_p 在前，bit_n 在后；另一路数据为 bit_n 在前，bit_p 在后；分别对所述两路数据中的每一路与伪码发生器生成伪随机数据进行相关计算，根据相关计算的结果获取当前发送时钟相位和随路时钟相位的相关峰；S3、调整发送时钟相位，获取发送相位调整后的所有接收相位对应的相关峰值；S4、将获取到的所有相关峰值与门限值进行比较，获取目标相位组合，并根据目标相位组合分别调整发送时钟和随路时钟的相位；S41、将S2和S3得到的相关峰值生成一个表格，并与门限值进行比较，如果相关峰值大于门限值则在相应的表格内置 1，否则置 0；S42、根据S41中生成的表格，选择“1”值靠近于中心的相位组合，并以此来分别调整发送时钟和随路时钟的相位；S5、在完成相位调整后，FPGA向CPU发送相位调整结束中断，CPU将RGMII接口设置为正常收发状态，开始进行正常的数据接收发送处理；所述FPGA向CPU发送发送时钟、门控信号以及数据；所述CPU向FPGA发送随路时钟、门控信号以及数据。