可变延时时钟电路及单比特ADC芯片、电子设备

专利主权项内容

1.一种可变延时时钟电路，其特征在于，包括时钟分配电路、n个检测电路、n个计数器、n个比较电路、n个逻辑电路；第i个所述逻辑电路配置为输出携带预设的第i个控制字的控制信号；所述时钟分配电路，与n个所述逻辑电路连接，配置为根据携带n个预设的所述控制字的控制信号输出n个时钟信号；第i个所述检测电路，与所述时钟分配电路连接，配置为在第i个所述时钟信号和第i+1个所述时钟信号具有不同的电压极性的情况下，输出触发信号；第i个所述计数器，与第i个所述检测电路连接，配置为对第i个所述检测电路输出的所述触发信号进行计数；第i个所述比较电路，与第i个计数器和第i+1个计数器连接，配置为在n个计数器中任意一个计数器的计数值达到预设值时，对第i个计数器的计数值和第i+1个计数器的计数值进行比较，并根据比较结果输出第i个比较信号；第i个所述逻辑电路，还与所述第i个所述比较电路连接，还配置为根据第i个所述比较信号更新第i个所述控制字，并根据更新后的第i个所述控制字输出第i个控制信号；所述时钟分配电路还配置为根据携带n个更新后的所述控制字的控制信号输出n个所述时钟信号；其中，n为大于2的正整数，i为小于等于n的正整数。