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芯片设计的布局规划方法及相关设备
申请人信息
- 申请人:芯行纪科技有限公司
- 申请人地址:210000 江苏省南京市中国(江苏)自由贸易试验区南京片区研创园团结路99号孵鹰大厦2355室
- 发明人: 芯行纪科技有限公司
专利详细信息
| 项目 | 内容 |
|---|---|
| 专利名称 | 芯片设计的布局规划方法及相关设备 |
| 专利类型 | 发明授权 |
| 申请号 | CN202311846621.7 |
| 申请日 | 2023/12/29 |
| 公告号 | CN117521586B |
| 公开日 | 2024/3/12 |
| IPC主分类号 | G06F30/392 |
| 权利人 | 芯行纪科技有限公司 |
| 发明人 | 张新城; 刘安 |
| 地址 | 江苏省南京市中国(江苏)自由贸易试验区南京片区研创园团结路99号孵鹰大厦2355室 |
摘要文本
本申请提供的一种芯片设计的布局规划方法及相关设备。该方法，包括：读取所述芯片设计的初始布局规划数据，根据所述初始布局规划数据生成包含多个功能单元和走线网络的布局有向图；针对所述多个功能单元中的任一硬核，根据所述布局有向图，确定所述硬核的外连引脚连接的首个其他单元，生成连接结果；根据所述连接结果，按照预设规则对全部硬核进行分组，分别计算每个组内任意两个硬核之间的合规区间；输出分组结果及所述合规区间，以根据所述分组结果及所述合规区间进行每一类对应的规整对齐。
专利主权项内容
1.一种芯片设计的布局规划方法，其特征在于，包括：读取所述芯片设计的初始布局规划数据，根据所述初始布局规划数据生成包含多个功能单元和走线网络的布局有向图；针对所述多个功能单元中的任一硬核，根据所述布局有向图，确定所述硬核的外连引脚连接的首个其他单元，生成连接结果；获取所述初始布局规划数据中的时钟周期与单位长度延时，根据所述时钟周期与所述单位长度延时计算最大间距，根据所述连接结果，按照预设规则对全部硬核进行分组，根据所述最大间距分别计算每个组内任意两个硬核之间的合规区间；输出分组结果及所述合规区间，以根据所述分组结果及所述合规区间进行每一类对应的规整对齐。