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一种时间交织ADC的多相采样时钟产生电路
申请人信息
- 申请人:南京美辰微电子有限公司
- 申请人地址:211899 江苏省南京市江北新区研创园华创路73号高新总部大厦A幢5-6楼
- 发明人: 南京美辰微电子有限公司
专利详细信息
| 项目 | 内容 |
|---|---|
| 专利名称 | 一种时间交织ADC的多相采样时钟产生电路 |
| 专利类型 | 发明申请 |
| 申请号 | CN202311830783.1 |
| 申请日 | 2023/12/28 |
| 公告号 | CN117478130A |
| 公开日 | 2024/1/30 |
| IPC主分类号 | H03M1/06 |
| 权利人 | 南京美辰微电子有限公司 |
| 发明人 | 张浩; 赵超; 殷允金 |
| 地址 | 江苏省南京市江北新区研创园华创路73号高新总部大厦A幢5-6楼 |
摘要文本
本发明涉及一种时间交织ADC的多相采样时钟产生电路，采用创新结构设计，包括具有一个压控延迟单元VCDL的倍频锁相环MDLL、以及扭环形计数器JC，通过复用同一个压控延迟单元VCDL技术，使得每一路采样时钟均由同一个延迟单元产生，实现信号的等相位延迟，保证了多路采样时钟具有固定相位差，避免了传统结构中多级多路延迟单元使用所导致的相位失配，进而减小多通道之间采样时钟失配对ADC谐波的恶化；并且所设计多相采样时钟架构，以单路ADC的采样时钟频率为输入，相较于传统结构中由高频时钟分频产生多相时钟而言，避免了在多通道多阵列SOC芯片中高频时钟的长距离传输而带来的信号恶化。
专利主权项内容
1.一种时间交织ADC的多相采样时钟产生电路，其特征在于：包括具有一个压控延迟单元VCDL的倍频锁相环MDLL、以及扭环形计数器JC，倍频锁相环MDLL的输入端接收参考时钟信号F，并由倍频锁相环MDLL复用压控延迟单元VCDL，实现信号的等相位延迟，并输出倍频信号F；倍频锁相环MDLL的输出端对接扭环形计数器JC的输入端，扭环形计数器JC针对所接收来自倍频锁相环MDLL输出的倍频信号F进行分频处理，获得预设N路彼此相位差一致的时钟信号CLK[N-1 : 0]，构成N路ADC采样时钟。PLLMDLLMDLL