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芯片版图的金属栈空间信息划分方法及芯片
摘要文本
本申请提供的一种芯片版图的金属栈空间信息划分方法及芯片，通过获取芯片版图，并确定所述芯片版图中的第一模块、第二模块与第三模块；若第一模块与第三模块之间存在电性连接关系，则获取第一模块与第三模块之间的电性连接线路信息，并基于第一模块与第三模块之间的电性连接线路信息确定芯片版图中第二模块占用的第一金属栈空间信息；其中，第一金属栈空间信息表征第二模块布线所占的空间；基于第一金属栈空间信息和、第一模块与第三模块之间的电性连接线路信息，对芯片版图进行布线设计。采用本技术方案，能够合理设计中间模块的空间布局，简化工艺流程，提高系统级芯片的设计效率。
申请人信息
- 申请人:北京市合芯数字科技有限公司; 合芯科技有限公司
- 申请人地址:100081 北京市海淀区中关村东路1号院7号楼7层701
- 发明人: 北京市合芯数字科技有限公司; 合芯科技有限公司
专利详细信息
| 项目 | 内容 |
|---|---|
| 专利名称 | 芯片版图的金属栈空间信息划分方法及芯片 |
| 专利类型 | 发明申请 |
| 申请号 | CN202311377993.X |
| 申请日 | 2023/10/23 |
| 公告号 | CN117391038A |
| 公开日 | 2024/1/12 |
| IPC主分类号 | G06F30/394 |
| 权利人 | 北京市合芯数字科技有限公司; 合芯科技有限公司 |
| 发明人 | 焦文利; 何鸥; 万力涛; 刘洋 |
| 地址 | 北京市海淀区中关村东路1号院7号楼7层701; 广东省广州市黄埔区瑞吉二街45号101、301房 |
专利主权项内容
1.一种芯片版图的金属栈空间信息划分方法，其特征在于，所述方法包括：获取芯片版图，并确定所述芯片版图中的第一模块、第二模块与第三模块；其中，所述第一模块与第二模块在所述芯片版图中物理连接；所述第二模块与第三模块在所述芯片版图中物理连接；所述第二模块在所述芯片版图中位于所述第一模块与所述第三模块的中间位置；所述第一模块的中心位置、所述第二模块中心位置与所述第三模块中心位置在同一水平线上；若所述第一模块与所述第三模块之间存在电性连接关系，则获取所述第一模块与所述第三模块之间的电性连接线路信息，并基于所述第一模块与所述第三模块之间的电性连接线路信息确定所述芯片版图中所述第二模块占用的第一金属栈空间信息；其中，所述第一金属栈空间信息表征所述第二模块布线所占的空间；基于所述第一金属栈空间信息和、所述第一模块与所述第三模块之间的电性连接线路信息，对所述芯片版图进行布线设计。 更多数据：