可编程数字信号并行处理器及其异常检测与故障识别方法
摘要文本
本发明提供一种可编程数字信号并行处理器及其异常检测与故障识别方法，该可编程数字信号并行处理器包括系统总线模块、可编程并行处理单元阵列、可编程微控制单元、片上数据存储、片上指令存储、输入输出接口，其中，可编程并行处理单元阵列用于并行处理较大规模的待处理数据；可编程微控制单元用于通过系统总线模块来控制可编程并行处理单元阵列、片上数据存储、片上指令存储和输入输出接口，并且串行处理较小规模的待处理数据；片上数据存储用于存储待处理数据、处理结果以及处理参数；片上指令存储用于存储可编程微控制单元和可编程并行处理单元阵列的指令；输入输出接口用于对片上数据存储进行数据的输入与输出。
申请人信息
- 申请人:中国科学院半导体研究所; 北京理工大学
- 申请人地址:100083 北京市海淀区清华东路甲35号
- 发明人: 中国科学院半导体研究所; 北京理工大学
专利详细信息
| 项目 | 内容 |
|---|---|
| 专利名称 | 可编程数字信号并行处理器及其异常检测与故障识别方法 |
| 专利类型 | 发明申请 |
| 申请号 | CN202311601296.8 |
| 申请日 | 2023/11/28 |
| 公告号 | CN117632607A |
| 公开日 | 2024/3/1 |
| IPC主分类号 | G06F11/22 |
| 权利人 | 中国科学院半导体研究所; 北京理工大学 |
| 发明人 | 刘力源; 窦润江; 于双铭; 魏思源; 伊枭剑; 侯鹏 |
| 地址 | 北京市海淀区清华东路甲35号; 北京市海淀区中关村南大街5号 |
专利主权项内容
1.一种可编程数字信号并行处理器，其特征在于，包括系统总线模块(10)、可编程并行处理单元阵列(20)、可编程微控制单元(30)、片上数据存储(40)、片上指令存储(50)、输入输出接口(60)，其中；所述系统总线模块(10)分别与可编程并行处理单元阵列(20)、可编程微控制单元(30)、片上数据存储(40)、片上指令存储(50)和输入输出接口(60)相连；所述可编程并行处理单元阵列(20)用于并行处理较大规模的待处理数据，所述待处理数据包括异常数据和/或故障数据；所述可编程微控制单元(30)用于通过所述系统总线模块(10)来控制所述可编程并行处理单元阵列(20)、片上数据存储(40)、片上指令存储(50)和输入输出接口(60)，并且串行处理较小规模的所述待处理数据；所述片上数据存储(40)用于存储所述待处理数据、所述可编程微控制单元(30)和所述可编程并行处理单元阵列(20)针对所述待处理数据的处理结果以及所述可编程并行处理单元阵列(20)需要使用的处理参数；所述片上指令存储(50)用于存储所述可编程微控制单元(30)和所述可编程并行处理单元阵列(20)的指令；所述输入输出接口(60)用于对所述片上数据存储(40)进行数据的输入与输出。