一种集成式屏蔽栅沟槽MOSFET及其制备工艺
摘要文本
本申请公开了一种集成式屏蔽栅沟槽MOSFET及其制备工艺，涉及屏蔽栅沟槽MOSFET的技术领域。本申请在每一个或每几个屏蔽栅沟槽MOSFET的一侧设置T型沟槽MOSFET，通过减小T型沟槽MOSFET的第二槽栅极介电层的厚度，使得所述T型栅第二沟槽MOSFET的Vth小于正向偏压时所述阱区处形成的PN结的开启电压。本申请的元器件在反向恢复时，T型沟槽MOSFET优先于屏蔽栅沟槽MOSFET开启，起到消耗电荷，阻止PN结连通，起到提高体二极管反向恢复能力的作用。
申请人信息
- 申请人:无锡锡产微芯半导体有限公司
- 申请人地址:214111 江苏省无锡市新吴区菱湖大道200号中国传感网国际创新园E1-10层
- 发明人: 无锡锡产微芯半导体有限公司
专利详细信息
| 项目 | 内容 |
|---|---|
| 专利名称 | 一种集成式屏蔽栅沟槽MOSFET及其制备工艺 |
| 专利类型 | 发明申请 |
| 申请号 | CN202311662948.9 |
| 申请日 | 2023/12/6 |
| 公告号 | CN117352555A |
| 公开日 | 2024/1/5 |
| IPC主分类号 | H01L29/78 |
| 权利人 | 无锡锡产微芯半导体有限公司 |
| 发明人 | 安俊杰; 金波; 朱琦 |
| 地址 | 江苏省无锡市新吴区菱湖大道200号中国传感网国际创新园E1-10层 |
专利主权项内容
1.一种集成式屏蔽栅沟槽 MOSFET，其特征在于，所述集成式屏蔽栅沟槽 MOSFET为N掺杂或P掺杂，包括：衬底(1)；外延层(2)，设置于所述衬底(1)的一侧；漏极(6)，设置于所述衬底(1)背离所述外延层(2)的一侧；并列设置的多个第一沟槽(3)，形成于所述外延层(2)中；屏蔽栅沟槽 MOSFET结构，包括：形成于所述第一沟槽(3)中，并参照所述衬底(1)至所述外延层(2)的方向依次形成的屏蔽栅极(32)和控制栅极(33)；第二沟槽(4)，形成于至少一个第一沟槽(3)的一侧；所述第二沟槽的深度小于所述第一沟槽的深度；T型沟槽MOSFET结构，包括：形成于所述第二沟槽(4)中的T型栅电极(43)；阱区(5)，设置于相邻所述第一沟槽(3)之间，以及所述第一沟槽(3)与所述第二沟槽(4)之间，并连接所述第一沟槽(3)和所述第二沟槽(4)；第一沟槽场介电层(34)，形成于所述第一沟槽(3)的内壁；第一沟槽栅极介电层(31)，形成于所述第一沟槽场介电层(34)的顶部；第二沟槽场介电层(42)，形成于所述第二沟槽(4)的内壁；第二沟槽栅极介电层(41)，形成于所述第二沟槽场介电层(42)的顶部；源极(7)，设置于所述第一沟槽栅极介电层(31)背离所述控制栅极(33)的一侧，以及设置于所述第二沟槽栅极介电层(41)背离所述T型栅电极(43)的一侧；接触槽(10)，设置于相邻所述第一沟槽(3)之间，以及所述第一沟槽(3)与所述第二沟槽(4)之间，以及所述阱区(5)背离所述衬底(1)的一侧，以及所述T型栅电极(43)背离第二沟槽场介电层(42)的一侧；源区金属层(71)，设置于所述接触槽(10)背离所述衬底(1)的一侧，以及顶部介电层(13)背离所述衬底(1)的一侧，并电学短接所述阱区(5)、所述源极(7)、所述屏蔽栅极(32)及所述T型栅电极(43)；所述控制栅极(33)和所述屏蔽栅极(32)通过隔离介电层(35)分隔；其中，所述第二沟槽栅极介电层(41)的厚度小于所述第一沟槽栅极介电层(31)的厚度以形成耗尽型结构，所述耗尽型结构能够使所述T型沟槽MOSFET的Vth小于正向偏压时所述阱区(5)处形成的PN结的开启电压。