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关键路径延时优化方法、装置、计算机设备及存储介质
摘要文本
本发明涉及FPGA技术领域，公开了一种关键路径延时优化方法、装置、计算机设备及存储介质，本发明通过每个查找表组合构成的布尔函数进行重组来确定最终的标重组布尔函数，进而根据得到的目标重组布尔函数对多个查找表组合进行重组，可以得到对应的关键路径延时优化结果。因此，通过实施本发明，通过函数重构的方式调整引脚之间的连接关系从而达到了减少关键路径延时的效果。
申请人信息
- 申请人:苏州异格技术有限公司
- 申请人地址:215000 江苏省苏州市工业园区人工智能产业园金鸡湖大道88号G3栋18楼
- 发明人: 苏州异格技术有限公司
专利详细信息
| 项目 | 内容 |
|---|---|
| 专利名称 | 关键路径延时优化方法、装置、计算机设备及存储介质 |
| 专利类型 | 发明申请 |
| 申请号 | CN202311811326.8 |
| 申请日 | 2023/12/26 |
| 公告号 | CN117634383A |
| 公开日 | 2024/3/1 |
| IPC主分类号 | G06F30/343 |
| 权利人 | 苏州异格技术有限公司 |
| 发明人 | 请求不公布姓名 |
| 地址 | 江苏省苏州市工业园区人工智能产业园金鸡湖大道88号G3栋18楼 |
专利主权项内容
1.一种关键路径延时优化方法，用于FPGA芯片；其特征在于，所述方法包括：获取关键路径和所述关键路径的延时信息，所述关键路径由所述FPGA芯片上的多个基本逻辑单元和每个基本逻辑单元的多个引脚组成；获取所述关键路径对应的多个查找表组合，每个所述查找表组合包括任意两个连续的查找表，所述查找表反映所述FPGA芯片上基本逻辑器件的输入为1且输出为n时对应的布尔函数；对每个所述查找表组合构成的布尔函数进行重组，得到每个所述查找表组合对应的目标重组布尔函数；利用每个所述目标重组布尔函数对所述多个查找表组合进行重组，得到关键路径延时优化结果。。马 克 数 据 网