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一种面向多类脑芯片级联系统的时间同步方法与装置
申请人信息
- 申请人:之江实验室; 浙江大学
- 申请人地址:311121 浙江省杭州市余杭区中泰街道科创大道之江实验室
- 发明人: 之江实验室; 浙江大学
专利详细信息
| 项目 | 内容 |
|---|---|
| 专利名称 | 一种面向多类脑芯片级联系统的时间同步方法与装置 |
| 专利类型 | 发明申请 |
| 申请号 | CN202410105613.5 |
| 申请日 | 2024/1/25 |
| 公告号 | CN117634550A |
| 公开日 | 2024/3/1 |
| IPC主分类号 | G06N3/04 |
| 权利人 | 之江实验室; 浙江大学 |
| 发明人 | 孙世春; 金孝飞; 朱岩; 朱国权; 杨方超; 翟展; 马德; 潘纲 |
| 地址 | 浙江省杭州市文一西路1818号; 浙江省杭州市西湖区余杭塘路866号 |
摘要文本
本发明公开了一种面向多类脑芯片级联系统的时间同步方法与装置，所述方法基于多类脑芯片级联系统实现，所述多类脑芯片级联系统包含N组类脑芯片，每组类脑芯片包含M个类脑芯片，每组类脑芯片共享一个时间步；所述方法包括：根据独热编码配置时间步同步模式，设置时间步间隔、启动时间步和停止时间步；基于时间步同步模式将脉冲按照时间步顺序发放给类脑芯片，使得需要同步的各组类脑芯片的启动时间步都启动后才启动；从类脑芯片处接收脉冲并标记时间步信息，使得需要同步的各组类脑芯片的停止时间步都停止后才停止。本发明可以实现多个类脑芯片的协同计算，可用于控制大规模的脉冲神经网络。
专利主权项内容
1.一种面向多类脑芯片级联系统的时间同步方法，其特征在于，所述方法基于多类脑芯片级联系统实现，所述多类脑芯片级联系统包含N组类脑芯片，每组类脑芯片包含M个类脑芯片，每组类脑芯片共享一个时间步；所述方法包括：根据独热编码配置时间步同步模式，为每组类脑芯片设置时间步间隔、启动时间步和停止时间步；基于时间步同步模式将脉冲按照时间步顺序发放给类脑芯片，使得需要同步的各组类脑芯片的启动时间步都启动后才启动；从类脑芯片处接收脉冲并标记时间步信息，使得需要同步的各组类脑芯片的停止时间步都停止后才停止。